项目定位
SPL-G1 是 NOHN 面向因果计算方向设计的通用处理器项目，已申请 PCT 国际专利（PCT/CN2026/094913）。项目覆盖从指令集（SPL-Core ISA）到 RTL、PDK 与 Python 原生EDA 链路的完整流程，探索以硬件可审计方式承载确定性因果计算。
核心能力
- SPL-Core ISA — 面向因果计算指令集设计，覆盖 ANCHOR / EVOLVE / AUDIT / STRIP 等语义。
- 硬件审计机制 — RA-BUS 硬件审计通道，为计算过程提供可追溯性支撑。
- 全链路 EDA — Python 原生 EDA 链（编译器内核 EDA_fixed）衔接 RTL 与 PDK 双材料体系。
技术构成
SPL-Core ISA · SystemVerilog RTL · 硅 CIM / 光子 MZI PDK · Python EDA
链接
本项目 Web 空间由 SourceForge 提供托管：https://spl-g1.sourceforge.io/